去年，有报道称，SRAM单元与台积电3nm制程节点的5nm制程节点基本没有区别。这一消息也证实了过去的传言，即台积电在3nm制程节点遇到了SRAM单元收缩的放缓。使用N3B和N5工艺的静态随机存取存储器位单元尺寸分别为0.0199μm2和0.021μm2，仅减少了约5%，而N3E工艺更差，基本维持在0.021μm2，这意味着几乎没有减少。
据报道，随着新一代2NM工艺节点的到来，SRAM单元缩减问题似乎已经看到曙光。与3nm制程节点不同，台积电将在2nm制程节点引入GAA晶体管架构，有望大幅降低功耗，提升性能和晶体管密度，带来质的变化。台积电将在今年12月IDM大会上发表的一篇论文中提到，2NM流程节点将整合HD
SRAM位单元大小减少到大约0.0175μm？
这将是一个重大突破。近年来，SRAM单元的扩展变得相当困难，台积电通过氮气工艺最终降低了HD。
SRAM位单元大小，从而增加SRAM密度。在目前的情况下，GaA晶体管架构似乎是HDSRAM位单元尺寸减小的主要驱动力。
请注意，现代CPU、GPU和SoC设计严重依赖SRAM密度，需要大容量缓存才能有效提高处理大量数据的能力。从内存访问数据会消耗性能和功耗，因此充足的SRAM对于优化性能至关重要。展望未来，对缓存和SRAM的需求将持续增长，因此台积电在SRAM单元大小方面的成就非常重要。
